MSI NF750-G55 Serie Handbuch Seite 121

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Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Cet artcle contrôle le numéro de cycles pour que le Row Address
Strobe (RAS) sot permt à précharger. S'l n'y a pas assez de temps pour que le
RAS accumule son charge avant le refraîchssement de to DRAM, le refraîchsse-
ment peut être ncomplet et le DRAM peut échouer à retrer les données. Cet artcle
applque seulement quand le DRAM synchrone est nstallé dans le système.
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Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. L'artcle détermne le temps que le RAS prend pour lre ou écrre une
cellule de mémore.
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Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Ce réglage contrôle l'nterval de temps entre un ordre de lecture et de
précharge.
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Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Le temps de cycle de rang détermne le nombre mnmum de cycles
d'horloge qu'un rang de mémore prend pour compléter un cycle complet, de
l'actvaton du rang jusqu'au précharge du rang actve.
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Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Il spécfie la quantté de retard (en cycles d'horloge) qu dot se passer
après l'achèvement d'une opératon valde d'écrture, avant qu'une actve banque
pusse être chargée. Ce retard est revendqué pour garantr que les données dans
le tempon d'écrture pussent être écrtes aux cellules de mémore avant l'apparton
du précharge.
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Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Il spécfie le retard actve-à-actve des banques dfférentes.
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Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane est
ajustable. Cet artcle contrôle le Wrte Data In au tmng de mémore Read Command
Delay. Cela consttue le nombre mnmum de cycles d'horloge qu dovent se passer
entre la dernère opératon valde d'écrre et le prochan ordre de lecture au même
banque nterne de lecture DDR.
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Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Ces réglages détermnent le temps que le RFC prend pour lre ou
écrre une cellule de mémore.
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Lorsque le DRAM Tmng Mode est ms en [DCT 0], [DCT1] ou [Both], ce domane
est ajustable. Cet artcle contrôle le taux d'ordre de SDRAM. La sélecton en [1T]
fat fonctonner en taux de 1T (T=cycles d'horloge) au contrôleur du sgnaux du
SDRAM. La sélecton en [2T] fat fonctonner en taux de 2T au contrôleur du sgnaux
du SDRAM.
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tRP
tRAS
tRTP
tRC
tWR
tRRD
tWTR
tRFC0~3
1T/2T Memory Tmng
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Fr-35