VIPA SPEED7 CPU Handbücher Seite 50

Teil 3 Einsatz CPU 51xS
VIPA-spezifische
Parameter über
SPEED7-CPU
Vorgehensweise
Standard-Bus
Steckpl.
Modul
1
2 CPU 318-2
X2
DP
X1
MPI/DP
3
343-1EX11
(Ethernet-PG/OP)
343-1EX11
(nur CPU 51xSN)
342-5DA02 V5.0
virtueller DP-Master für CPU
(nur für VIPA-spezifische
Objekteigenschaften)
(100) VIPA
CPU:
Adr.: 100
VIPA_SPEEDBUS
Steckpl. Best.-Nr.
0 CPU 51xS auf Steckpl. 100
Objekteigenschaften:
Funktion RS485
Profibus-DP async
im Auslieferungs-
zustand
Synchronisation
zwischen Master-
System und CPU
3-22
Über eine Hardware-Konfiguration können Sie unter Objekteigenschaften
über den Parameter "Funktion RS485" das Synchronisationsverhalten
zwischen DP-Master-System
Parametrierfenster für die SPEED7-CPU, indem Sie auf die am SPEED-
Bus-Slave eingefügte CPU 51xS doppelklicken.
Projektieren Sie, wie weiter oben gezeigt, Ihr SPEED7-System. Nach der
Projektierung muss sich Ihre CPU 51xS auf Steckplatz 0 des VIPA
SPEED-Bus-Slaves mit Adresse 100 befinden.
Öffnen Sie durch Doppelklick auf die CPU 51xS am SPEED-Bus-Slave die
Objekteigenschaften für die SPEED7-CPU. Hier haben Sie unter dem
Parameter RS485 folgende Einstellmöglichkeiten:
• Deaktiviert
Deaktiviert die RS485-Schnittstelle
• Profibus-DP async (Defaulteinstelltung)
Profibus-DP-Master-Betrieb asynchron zum CPU-Zyklus.
• Profibus-DP syncIn
CPU wartet auf DP-Master-Eingänge.
• Profbus-DP syncOut
DP-Master-System wartet auf CPU-Ausgangsdaten.
• Profibus-DP syncInOut
CPU und DP-Master-System warten aufeinander und bilden damit
einen Zyklus.
Sobald Sie Ihr Projekt zusammen mit Ihrem SPS-Programm in die CPU
übertragen, werden die Parameter nach dem Hochlauf übernommen.
Nachfolgend sind die Parameter näher beschrieben.
Hat Ihre CPU 51xS einen Profibus-DP-Master integriert, ist die RS485-
Schnittstelle defaultmäßig auf Profibus-DP async eingestellt. Hier laufen
CPU-Zyklus und die Zyklen aller SPEED-Bus-DP-Master unabhängig
voneinander.
Normalerweise laufen die Zyklen von CPU und DP-Master unabhängig
voneinander. Die Zykluszeit der CPU ist die Zeit, die die CPU für einen
OB1-Durchlauf und für das Lesen bzw. Schreiben der Ein- bzw. Ausgänge
benötigt. Da die Zykluszeit eines DP-Masters unter anderem abhängig ist
von der Anzahl der angebunden DP-Slaves und der Baud-Rate, entsteht
bei jedem angebundenen DP-Master eine andere Zykluszeit. Aufgrund der
Asynchronität von
Gesamtsystem relativ hohe Reaktionszeiten.
Über eine Hardware-Konfiguration können Sie, wie oben gezeigt, das
Synchronisations-Verhalten
SPEED-Bus und der SPEED7-CPU parametrieren. Die verschiedenen
Modi für die Synchronisation sind nachfolgend beschrieben.
Handbuch VIPA System 500S SPEED7
und CPU vorgeben. Sie gelangen in das
CPU und DP-Master
zwischen allen
ergeben sich für
Profibus-DP-Master
HB145D - CPU - Rev. 06/47
das
am