advance dRaM Configuration
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dRaM timing Mode
il décide si le dRaM timing est contrôlé par SPd (Serial Presence detect) ee-
PRoM sur le module dRaM. La mise en [auto By SPd] active le dRaM timings
et les articles reliés suivants seront déterminés par le BioS basé sur les cofigu-
rations sur le SPd. La mise en [Manual] permet aux utilisateurs de configurer
manuellement le dRaM timings et les articles reliés suivants.
CaS Latency (CL)
Lorsque le dRaM timing Mode est mis en [Manual], ce domaine est ajustable.
il contrôle le latence CaS, qui détermine le retard du timing (en cycle d'horloge)
avant que le SdRaM commence un ordre de lecture après l'avoir reçu.
tRCd
Lorsque le dRaM timing Mode est mis en [Manual], ce domaine est ajustable.
quand le dRaM est rafraîchi, les rangs et les colonnes sont tous adressés
séparément. Cet article vous permet de déterminer le timing de la transition de
RaS (row address strobe) à CaS (column address strobe). Le moins fonctionne
l'horloge, le plus vite est la performance de dRaM.
tRP
Lorsque le dRaM timing Mode est mis en [Manual], ce domaine est ajustable.
Cet article contrôle le numéro de cycles pour que le Row address Strobe (RaS)
soit permit à précharger. S'il n'y a pas assez de temps pour que le RaS ac-
cumule son charge avant le refraîchissement de to dRaM, le refraîchissement
peut être incomplet et le dRaM peut échouer à retirer les données. Cet article
applique seulement quand le dRaM synchrone est installé dans le système.
tRaS
Lorsque le dRaM timing Mode est mis en [Manual], ce domaine est ajustable.
L'article détermine le temps que le RaS prend pour lire ou écrire une cellule
de mémoire.
tRtP
Lorsque le dRaM timing Mode est mis en [Manual], ce domaine est ajustable.
L'interval de temps entre un ordre de lecture et de précharge.
tRFC
Lorsque le dRaM timing Mode est mis en [Manual], ce domaine est ajustable.
Ce réglage détermine le temps que RFC prend pour lire ou écrire une cellule
de mémoire.
tWR
Lorsque le dRaM timing Mode est mise en [Manual], ce domaine est ajustable.
il spécifie la quantité de retard (en cycles d'horloge) qui doit se passer après
l'achèvement d'une opération valide d'écriture, avant qu'une active banque
puisse être chargée. Ce retard est revendiqué pour garantir que les données
dans le tempon d'écriture puissent être écrites aux cellules de mémoire avant
l'apparition du précharge.
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