Anhang C. Weitere Informationen; Stebus Und Target188Eb; Pc/104 Und Target188Eb - Arcom Target188Eb Benutzerhandbuch

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Anhang C. Weitere Informationen

STEbus und TARGET188EB

STEbus ist ein äußerst zuverlässiges 8-bit-Rückwandplatinensystem, das ideal für industrielle
I/O-Anwendungen geeignet ist und leistungsstarke Einrichtungen für Mehrprozessorbetrieb
und Interrupt-Behandlung bietet.
STEbus-Karten sind entweder als Busmaster oder Busslave klassifiziert. Ein Busmaster kann
einen Bustransfer auslösen, während ein Slave nur reagieren kann. Im allgemeinen sind
Busmaster CPU-Karten mit Zugriffsspeicher und untergeordneten I/O-Peripheriekarten. Einige
Slaveboards weisen jedoch platinenintegrierte Mikroprozessoren auf.
STEbus-Master- und -Slavekarten können in jeden Steckplatz der STEbus-Rückwandplatine
eingesteckt werden.
TARGET188EB kann nur als STEbus-Master arbeiten. Sie kann nicht in Multi-Mastersystemen
verwendet werden, da sie keinen Zuteiler hat, der zwischen mehreren Mastern Zuordnungen
treffen kann.
Das 16 MHz SYSCLK-Signal darf in STEbus-Systemen von nur einer Platine gesteuert
werden.
Auf STEbus-Slaves
-Schreibbefehle vom Prozessor zugegriffen. Diese erzeugen Adresshinweissignale
(ADRSTB*), Datenhinweissignale (DATSTB*), Befehlsänderungen (CM2 bis CM0), Adress-
und Datensignale zum STEbus. Slave-Karten, die ihre Adresse für einen Transfer dekodieren,
antworten mit einem Signal DATACK*, wenn sie Daten akzeptiert oder an den STEbus
gesendet haben. Slave-Karten sollten entsprechend dem STEbus-Speicher oder dem zur
Verfügung stehenden I/O-Platz der TARGET188EB konfiguriert sein. Es ist zu beachten, daß
dann, wenn ein STEbus-Slave eine unveränderbare Adresse hat, der Speicher und die I/O-
Abbildungen der TARGET188EB sehr flexibel sind und mit Hilfe der Register des 188EB-
Prozessors neu konfiguriert werden können (vgl. Speicher und I/O-Abbildungen in Abschnitt 4
- Verwendung des TARGET188EB).
Der STEbus hat acht Interrupt-Anforderungsleitungen, ATNRQ7* bis ATNRQ0*. Diese werden
normalerweise von Slave-Karten angesteuert, um eine Aktion von einem Master anzufordern.
STEbus-Interruptleitungen sind pegelgesteuert, und Slave-Karten können Interruptleitungen
miteinander teilen. Die TARGET188EB kann konfiguriert werden, ATNRQ3*, ATNRQ2*,
ATNRQ1* und ATNRQ0* zu überwachen.
Alle Transfers über den STEbus werden durch eine Bus-Timeoutschaltung überwacht, die alle
Zyklen beendet, die länger als 8µ dauern. Dies ist notwendig, da der Bus in dem Fall, daß
keine Slave-Karte auf einen STEbus-Zyklus reagiert, unbegrenzt in diesem Buszyklus bleiben
könnte. Die Bus-Timeoutüberwachung verhindert dies. Bus-Timeouts auf der TARGET188EB
können wahlweise (durch Jumper) einen Interrupt zum 188EB-Prozessor erzeugen, um
anzuzeigen, daß ein Transferproblem aufgetreten ist.

PC/104 und TARGET188EB

PC/104 ist eine kleinere Version des PC/AT-ISA-Bus (Normenentwurf IEEE P996) und ist für
eingebettete Anwendungen konstruiert. TARGET188EB ist ein 8 bit PC/104-Masterkontroller.
Sie ermöglicht 8-bit-Zyklen sowohl für den Speicher als auch die PC/104-I/O-Peripherie. Die
PC/104-Schnittstelle
Erweiterungskarten, um die Bustransfers mit Hilfe des IOCHRDY-Signals zu erweitern und die
Standardzykluslänge mit ENDXFR* zu verkürzen.
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wird einfach über
der TARGET188EB
den Speicher und
ermöglicht den Einsatz
J543 TARGET188EB
I/O-Lese- und
von PC/104-