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BAU- UND BEDIENUNGSANLEITUNG
6
+5V
+5V
19
RESET
20
21
22
23
DR1
24
25
A
26
C6
C7
B
27
C
4n7
470n
Drehimpulsgeber
SMD
SMD
28
Frequenz
29
30
31
32
C12
33
34
4n7
35
SMD
36
IC4
SCLK
37
7
SDATA
38
3
6
FSYNC
SCL
39
2
5
SDA
1
40
41
FM24C04
42
EEPROM
43
44
45
46
47
48
49
50
Prog.
51
+5V
16
TA1
TA2
TA3
TEST
17
18
U+
IC1
IN
OUT
ST1
7805
C24
C22
C23
GND
100n
100n
ST2
ker
ker
ST3
C25
C26
C27
GND
100n
100n
ker
ker
IC2
IN
OUT
ST4
7905
U-
wendig, da sich das DDS-Ausgangssignal,
wie bereits erläutert, nicht symmetrisch zur
Nulllinie, sondern oberhalb der Nulllinie
bei 0,41 Hz, die obere Grenzfrequenz
beträgt ca. 15 MHz. Da das Sinussignal
übertragen wird, ist es notwendig,
vorzugeben. Um weiterhin Offset-
zu kompensieren, wird mit Hilfe
des Spannungsteilers R 7, R 13,
geben, die dann über R 29 auf die
Zur Signalaufbereitung für den
Bild 7: Frequenzgang des Tief-
passfilters 7ter Ordnung
IC3
LCD1
¯¯¯¯¯¯
RESET
P0.0/INT4
32
4
COM0
COM0
¯¯¯¯
P0.1/SCK
5
31
COM1
COM1
P0.2/SO
6
30
COM2
COM2
P0.3/SI
7
29
COM3
COM3
3
1
P1.0/INT0
SEG0
SEG0
2
2
P1.1/INT1
SEG1
SEG1
3
1
P1.2/INT2
SEG2
SEG2
4
80
P1.3/TCL0
SEG3
SEG3
79
5
SEG4
SEG4
78
6
P2.0/TCLO0
SEG5
SEG5
77
7
P2.1
SEG6
SEG6
76
8
P2.2/CL0
SEG7
SEG7
9
75
P2.3/BUZ
SEG8
SEG8
10
74
SEG9
SEG9
73
11
P3.0/LCDCK
SEG10
SEG10
72
12
P3.1/SCDSY
SEG11
SEG11
71
13
P3.2
SEG12
SEG12
70
14
P3.3
SEG13
SEG13
15
69
SEG14
SEG14
16
68
P4.0
SEG15
SEG15
17
67
P4.1
SEG16
SEG16
66
18
P4.2
SEG17
SEG17
65
19
P4.3
SEG18
SEG18
64
20
SEG19
SEG19
63
21
P5.0
SEG20
SEG20
22
62
P5.1
SEG21
SEG21
23
61
P5.2
SEG22
SEG22
60
24
P5.3
SEG23
SEG23
59
25
P8.0/SEG24
SEG24
58
26
P6.0/KS0
P8.1/SEG25
SEG25
57
27
P6.1/KS1
P8.2/SEG26
SEG26
28
56
P6.2/KS2
P8.3/SEG27
SEG27
55
P6.3/KS3
P8.4/SEG28
54
LC-Display
P8.5/SEG29
53
P7.0/KS4
P8.6/SEG30
52
P7.1/KS5
P8.7/SEG31
P7.2/KS6
9
P7.3/KS7
VCL0
10
VCL1
11
R17
VCL2
TEST
8
XTIN
BIAS
0R
14
C16
XOUT
15
XTOUT
XIN
Q1
ELV20292
4.194304MHz
Prozessor
C20
C21
27p
27p
SMD
SMD
+5V
+
+5V
100u
16V
+
8
C28
IC4
100u
FM24C04
100n
16V
-5V
4
SMD
not-
wird das Sinussignal zunächst hinter dem
ter hochohmig und kapazitätsarm
über einen Fet-Stufe gepuffert. Diese ist mit
am Source-Anschluss anstehende Signal
gelangt über die beiden Koppelkondensato-
-
-
+5V
L1
C1
10u
C3
+
C2
SMD
10u
100n
Tantal
SMD
IC5
1
16
FS ADJ
COMP
C5
2
15
REF IN
AVDD
3
14
REF OUT
IOUT
4
13
DVDD
AGND
5
12
DGND
PSEL0
C43
6
11
MCLK
PSEL1
MCLK
7
10
FSEL
SCLK
SCLK
10n
8
9
SDATA
SDATA
FSYNC
FSYNC
SMD
AD9835
DDS-Chip
IC6
4
&
6
5
B
74HC132
IC6
IC6
1
10
&
&
3
8
DIG
2
9
A
C
74HC132
74HC132
IC6
13
&
11
12
D
74HC132
Komparator
R14
R15
R16
xxx
xxx
xxx
C14
+
C17
C18
C19
10u
63V
100n
100n
100n
100n
SMD
SMD
SMD
SMD
L5
470n
14
12
C29
C30
IC3
IC6
KS57C2308
74HC132
100n
100n
13
SMD
SMD
7
Verstärker
C40
T1
C39
220u
C35
+
C4
J310
BC848C
1u
10u
SMD
100n
1u
Tantal
SMD
SMD
10n
SMD
Filter
L4
L3
4u7
4u7
SMD
SMD
C8
C9
C10
8p2
39p
39p
SMD
SMD
SMD
+5V
Digital Out
2
Offset
ST5
R11
R29
22R
3
150K
C42
ST6
100n
-5V
+5V
+5V
TEST
Q2
2
C15
50 MHz
4
Quarz
MCLK
Oszillator
100n
RESET
SMD
3
+5V
C31
C32
+
7
100n
10u
63V
IC7
AD811
C34
C33
+
4
10u
100n
63V
Bild 6: Schaltbild des
DDS-Boards
-5V
Am Kollektor steht das verstärkte Signal zur
gewährleisten zusammen mit R 11 einen
Die Schaltung erfordert eine Versorgungs-
+5V
C41
100n
SMD
C38
DIG
T2
1u
SMD
C37
1n
SMD
L2
4u7
SMD
C11
Amplitude
8p2
SMD
C36
SMD
2u2
R8
390R
IC7
Analog Out
-
ST7
R10
6
+
47R
A
+
ST8
AD811
PRG1
Vpp
VDD
SDAT
SCLK
Reset
Vss
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