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7.E
FunktionsbaschrBibung
der
CPUBBOOO
Der
Takt
wird
mit
dem
ICE
':'74O4:,
Pin
B
bis
14) .
Die
Quarzfrequenz
betragt
12
MHz,
Die
Resst-
oder
Startlagik
wird
durch
das
IC1
CSSS3
gebildet.
Dieses
IC
ist
als
ricncf lop
geschaltet.
Iian
hatte
auch
ein
74121
verwenden
können,
jedoch
ist
das
IC
5SS
in
seinen
Abmessungen
kleiner
und
liefert
sehr
präzise
Zeitsignale,
auch
bei
großer
Lange.
Der
-KALT-
und
-RESET-Eingang
der
CPU
erhalten
beide
das
RESET-
Signal
nach
dem
Spannungseinschalten
ader
wenn
man
die
Reset-Taste
drückt,
Da
-RE5ET
und
-HALT
auch
Ausgange
sein
können,
werden
sie
über
Gatter
mit
offenen
Kollektarausgängen
(7405,
ICB.i
angesteuert.
daß
er
auch
68000
einen
Der
-RE5ET-Em/Ausgang
der
CPU
ist
zudem
so
verschaltet,
einen
Reset
am
Bus
auslösen
kann,
Dazu
gibt
es
beim
eigener
Befehl.
Die
vier
Ein-Aus-Uier-Decader
in
den
7tiLS133
(IC
4
und
0!i
haben
die
Aufgabe,
aus
den
GGOOO-Steuersignalen
die
ZBO-
ähnliehen
Signale
für
den
Bus
zu
erzeugen.
Bild
20
zeigt
die
Wahr-
heitstabelle
für
das
IC.
Das
-IQRQ-Signal
wird
immer
dann
erzeugt,
wenn
auf
den
Adressbereich
Fxxxxx
zugegriffen
wird .
Bei
al Isn
anderen
Adessbereichen
wird
das
Signal
-riREQ
erzeugt.
Dabei
wird
aber
nur
der
Adressbereich
000000
bis
1FFFFF
auf
unserem
Bus
genutzt.
Bild
20:
Die
ijJahrheitstafel
des
Bausteines
74LS139
G
0
0
0
1
I
B
0
0
1
1
X
A
0
1
0
1
X
0
0
1
1
1
I
1
1
0
1
1
l
2
1
1
0
1
1
3
I
1
1
O
1
Für
die
PeriphBne
stehen
theoretisch
131072
Adressen
zur
Uerfügung.
Auf
den
NDR-Standard-Baugruppen
werden
jedach
nur
die
Adreßleitungen
A0
bis
A7
zur
Dbcadierung
herangezogen.
Man
kann
also
real
nur
256
verschiedene
Adressen
vergeben,
wie
es
auch
beim
ZBQ
vorgesehen
ist■
An
die
Decoder
74LS139
ist
zusätzlich
das
Signal
-UFA
geführt.
Es
dient,
wie
hier
verschaltet,
der
Interrupt-Steuerung
beim
6B000.
Es
mird
genauso
wie
beim
6S0OB
der
nicht
vektorisierte
Interrupt
verwendet.
Wenn
der
EBCOQ
die
Leitungen
FCO
bis
FC2
auf
1-Pegel
legt,
zeigt
er
damit
an,
daß
er
eine
Interrupt-Anforderung
erkannt
hat.
Mit
dem
IC5
C74LSE0)
wird
daraus
das
Signal
-UFA
erzeugt,
welches
dem
Prozessor
mitteilt,
daß
er
keinen
Interrupt-Uerktar
vom
Bus
lesen
soll.
Daher
wird
auch
die
Erzeugung
der
Bussignale
-HREQ
und
-IQRQ
verhindert.
Die
Bausteine
Adreßleitungen.
ICH . , IC15
dienen
der
Pufferung
der
Daten-
und
Eine
Besonderheit
stellt
das
IC
74LS164
CIC73
auf
der
CPU-Karte
dar.
Damit
lassen
sich
sagenannte
Warte-Zyklen
einfügen.
Wenn
man
eine
Brücke
bei
JI1P1
(in
der
Stückliste
als
ST2
bezeichnet;
einsetzt,
wird
Jeder
Zugriff
auf
den
Speicher
oder
die
Peripherie
verlängert.
Der
kürzeste
Wartezyklus
ist
über
die
Brücke
zum
Eingang
A,
der
längste
über
den
Eingang
zur
Brücke
H
eingestellt.
Ganz
ahne
Brücke
erfolgen
alle
Zugriffe
mit
maximaler
Geschwindigkeit.
Diese
Warce-Zyklen
werden
nbtig,
wenn
Peripherie-
oder
Speicher
karten
die
Daten
nicht
so
schnell
1iefern
ader
annehmen
können,
wie
die
CPU
sie
haben
bzw.
liefern
mochte.
Dies
ist
zum
Beispiel
bei
der
Baugruppe
FLQB
dar
Fall;
die
Baugruppe
PL03
erzeugt
die
notigen
Wartezyklen
selbst
Cd Lese
werden
über
die
Leitung
-WAIT
an
die
CPU-
BaugruppB
weitergeleitet,
s.u.?.
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