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IRASO.l
LiVs —
Da
die
Zykluszei ten
der
verwendeten
Speicherbausteine
für
einen
synchronen
Betrieb des
6B0OB
zu
lang
sind,
wird
während
eines
Epeicherzugriffs
grund
sätzlich
ein Waitzyklus
eingefügt,
der
den
Prozessor
kurzzeitig
anhält
und
so
den
Speichern
genügend
Zeit
gibt,
die
Daten
zur
Verfügung
zu
stellen.
Im Z80-Betrieb wird das
Signal /RFSH
des
Prozessors
zur
Synchronisation
zwischen CPU und DRAM-Steuerbaustein
benutzt.
Dieses
Signal
liefert
die
CPU
in
der
zweiten
Hälfte
j edes
Befehlslesezyklus,
also
dann,
wenn
nicht mehr gelesen,
sondern
intern
verarbeitet
wird.
Dazu
ist
der/RFSH Ausgang des Z80 mit dem /REFREQ
Eingang des
4500
verbunden.
Hit
j eder
fallenden Flanke an /REPREQ wird der
Auffrischzäbler
um
eine
Zeilenadresse
weitergeschaltet und der
Refresh-Zeit-
Mi-Cycle
interne Befehls-
_verarbeltung_
Z8OA Tokt '
Refresh Adr A0-A6
IMREQ
IRFSH
geber" wird
zurückgesetzt.
Söllt'eh
über
einen
langen
Zeitraum keine /RFSM-
Signale vom Prozessor
kommen,
wird dies
vom
Refresh-Zeitqeber
erkannt
und
die
Auffrischung wird mit
der
durch
FSO.FSl
und
TWST
eingestellten
Frequenz
fort
gesetzt.
Die
Ref reshzyklüsdauer
betr ägt
in
jedem
Fall
vier
Taktperioden.
Da
die
vom
Prozessor
abgegebene Auf f r isch-
adresse nicht
zu einem Spei eherzugriff
führen
darf.wird der
Freigabeeingang
/CS
des TMS
4500
mit
//RFSH verriegelt.
Dm mit
einem
Refreshzyklus
nicht
in
den
nächsten
Speicherzugriff
des
Prozessors
zu
geraten,
was
mit
4
MHz
Taktf requenz
und
4
Takten
pro
Refreshzyklus
passieren
würde,
ist
der
doppelte CPU
Takt
not
wendig,
der
über
Busleitung
54
(Reserve)
von
der
Vollausbau
CPU
(CPUZ80)über
tragen wird.
In dieser Konfiguration
ist
ein Betrieb
ohne Waits möglich,
da
zum. einen
keine
Zugriffe während
eines
Refresh-Zyklus
stattf inden
und
zum
anderen
die
Speicherzugriffszeiten
für
den
280
ausreichend
sind.
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Ml-Cyc(e
Lesezugriff!Schrei' bzugri interne Befehls-
verorbeitunt
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doppelltGr CPU-Takt rLTLJULfirLJl^^
Refresh Adr MA0-MA7
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