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Adressierung und Speicherzugriffe
Sobald
der
Prozessor
einen
Spei eherzu-
griff
einleitet,
legt
er
zuerst
eine
Adresse
auf
den
Bus.
Auf
diese
Adresse
dürfen
nur
8
Speicherzellen
(1
Byte)
reagieren.
Alle
anderen
Speicherzellen
müssen
vom
Datenbus
abgeschaltet
bleiben,
um
Störungen
zu
vermeiden.
Die
DRAM 128k
darf
auf
maximal
131072
(128k)
verschiedene
Adressen
reagieren.
Welche
Adressen
dies
sind,
wird
durch
eine
Adressierlogik
festgelegt,
die
hier
im
wesentlichen aus
einem PROM
besteht.
Fin
PROM
ist
in
seiner
Funktion
einem
EPROM vergleichbar.
Es
ist
allerdings
nicht
1öschbar.
dafür
aber
wesentlich
schneller.
Auf
der
DRAM
12ÖK
kommt
ein
PRCM mit
acht
Adrelieir.gängen
und vier
Datenausgangen
zum
Einsatz.
Die
AdreJi-
eingange
sind
mit
A13
-
A19und
/Banken
belegt.
Eis
überstreicht
den
ganzen
AdreJiraum des
68008
von 0
-
1 Mbyte
in
8kbyte-Schritten
(A13) ,
verarbeitet das
Signal
/Banken
und
aktiviert
die
Datenausgange
entsprechend
der
Programmierung.
Der
wichtigste
Daten-
ausgang
ist
der
/CS-Ausgang
(Pin
13) ,
der
bei
jeder
gültigen Adresse
den
tms
4500 mit Speichern
und Waiterzeuyung
und
den
Datenbustreiber
(1C23)
freigibt.
Ausgang
12
enthält
die
Information
über
die
anzusteuernde 64k-Bar.k
und
steuert
den
Eingang
REN1
des
4500.
Ausgang
10
ermöglicht
über
die
Leitung
/Banken
die
Sper rung
von
Speicherbereichen
auf
anderen
Speieherkarten
{in
8
kbyte
Schritten).
Dank
dieser
uni-
VGrsellen MöqlichkGiten wird ein
über
lappender
Einsatz
rr.it
anderen
Speicher-
karten
ermöglicht.
Doppelt
vorhandene
Speicherbereiche
lassen
sich
entweder
auf
der
anderen
Speicherkarte
sperren
oder
auf der
DRAM
128k
ausblenden.
So
kann
z.B.
der
6 8008
vollkommen
ohne
statische
RAMs
betrieben werden.
Ist
eine
angeleqte
Adresse
für
diese
Karte
gültig,
so
ist
der
Speicher
über
/CS
freigegeben
und
über
REN1
ist
die
entsprechende
Speicherbank
festgelegt.
Sofern
gerade
ein
Refreshzyklus
lauft,
wird
über
KDY
(Ready)
die
Leitung
/WAIT
solange
auf
L-Signal
gesetzt,
bis
die
Speicher
wieder
frei
sind.
Alle
Prozessorausgänge
verharren
solange
in
ihrem
augenblicklieben
Zustand.
Sobald
der
Prozessor
wieder
freiqeqeben
ist,
werden
die
Adressen
A0-A7
sofort
über
MA0-MA7
an
die
Speicher
gelegt.
Kurz
darauf
folgt,
in
Abhängigkeit
von
RENl,
das
Zeilenübernahmesignal
/RAS0
oder
/RAS1.
Damit
steht die Zeilenadresse
im
Speicher
und wird dort
solange gehalten,
wie
/RAS
auf
L-Signal
liegt.
Kurz
nach
der
Adresse
gibt
der
Prozessor
das
Signal
/HREQ
aus.
Es
ist
im
Z80
-
Betrieb parallel
auf
die
Eingänge /ALE
{Zwischenspei eherfrei gäbe)
und
/ACR
(Lesezugriff)
des
TMS
4500
geschaltet
(ST3)
und veranlaßt
die
Abschaltung
der
Zei]enadresse
durch
das
Anlegen
der
Adressen
A8-A15
als
Spaltenadressen
über
die
Anschlüsse
t-SAO
-HA7
an
die
Speicher.
/RAS
bleibt während
des
gesamten
Zugriffes
auf
L-Signal.
Im 68008-Betrieb
erscheint
/HREQ
so-
früh,
daß
die
Zeilenadresse
zu
kurz
an
den
Speicherchips anliegen würde.Es wird
desha1b
über
einen
Flipflop
um
eine
halbe
Taktperiode
verzögert,
bevor
es
auf /ACR wirkt.
Damit wird das Ab
schalten
der
Zeilenadresse
und
das
Anleqen
der
Spaltenadresse
um diese
Zeit
verzögert.
Kurz
nach
der- Spaltenadresse
erscheint
das
SpaltenÜbernahmesignal
/CAS,das
zusammen
mit
der Spaltenadresse
einerSpalte alle
8
Chipseiner
Bank
freigibt.
Da
die
Zeilen
schon
frei
gegeben sind,
ist
in allen
ICs
je ein
Bit
angesprochen.
Die
Daten
können
nun
eingeschrieben
oder
ausgelesen werden.
Die
Übertraqung der Adressen A0-A15
nacheinander
in
zwei
Hälften
über
dieselben
Leitungen
(MAO-MA7)
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