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Bau- und Bedienungsanleitung
+5V
+5V
19
¯¯¯¯¯¯
RESET
RESET
20
P0.0/INT4
21
P0.1/SCK
22
P0.2/SO
23
P0.3/SI
DR1
24
P1.0/INT0
25
A
P1.1/INT1
C6
C7
26
B
P1.2/INT2
27
C
P1.3/TCL0
4n7
470n
Drehimpulsgeber
SMD
SMD
28
P2.0/TCLO0
Frequenz
29
P2.1
30
P2.2/CL0
31
P2.3/BUZ
32
P3.0/LCDCK
C12
33
P3.1/SCDSY
34
P3.2
4n7
35
SMD
P3.3
IC4
36
SCLK
37
7
SDATA
38
3
6
FSYNC
SCL
39
2
5
SDA
1
40
41
FM24C04
42
EEPROM
43
44
P6.0/KS0
45
P6.1/KS1
46
P6.2/KS2
47
P6.3/KS3
48
P7.0/KS4
49
P7.1/KS5
50
P7.2/KS6
Prog.
51
+5V
P7.3/KS7
16
TA1
TA2
TA3
TEST
17
XTIN
18
XTOUT
U+
IC1
IN
OUT
ST1
7805
C24
C22
C23
GND
100n
100n
ST2
ker
ker
ST3
C25
C26
C27
GND
100n
100n
ker
ker
IC2
IN
OUT
ST4
7905
U-
mit R 10 einen Ausgangswiderstand von
50 Ω gewährleistet. Die AC-Kopplung ist
notwendig, da sich das DDS-Ausgangssig-
nal, wie bereits erläutert, nicht symmet-
risch zur Nulllinie, sondern oberhalb der
Nulllinie befindet. Die untere Grenzfre-
quenz der Endstufe liegt aufgrund von
C 36 und R 29 bei 0,41 Hz, die
obere Grenzfrequenz beträgt ca.
15 MHz. Da das Sinussignal AC-
gekoppelt auf die Endstufe über-
tragen wird, ist es notwendig, den
DC-Arbeitspunkt der Endstufe vor-
zugeben. Um weiterhin Offset-
spannungen und Eingangsströme
zu kompensieren, wird mit Hilfe
des Spannungsteilers R 7, R 13,
R 21 eine DC-Spannung vorgege-
ben, die dann über R 29 auf die
Endstufe geführt wird. Somit lässt
sich der DC-Arbeitspunkt der End-
stufe exakt auf 0 V einstellen.
Bild 7: Frequenzgang des
Tiefpassfilters 7ter Ordnung
6
IC3
LCD1
4
32
COM0
COM0
¯¯¯¯
5
31
COM1
COM1
6
30
COM2
COM2
7
29
COM3
COM3
1
3
SEG0
SEG0
2
2
SEG1
SEG1
1
3
SEG2
SEG2
80
4
SEG3
SEG3
79
5
SEG4
SEG4
78
6
SEG5
SEG5
7
77
SEG6
SEG6
76
8
SEG7
SEG7
75
9
SEG8
SEG8
74
10
SEG9
SEG9
73
11
SEG10
SEG10
72
12
SEG11
SEG11
13
71
SEG12
SEG12
14
70
SEG13
SEG13
15
69
SEG14
SEG14
68
16
P4.0
SEG15
SEG15
67
17
P4.1
SEG16
SEG16
66
18
P4.2
SEG17
SEG17
19
65
P4.3
SEG18
SEG18
20
64
SEG19
SEG19
21
63
P5.0
SEG20
SEG20
22
62
P5.1
SEG21
SEG21
61
23
P5.2
SEG22
SEG22
60
24
P5.3
SEG23
SEG23
59
25
P8.0/SEG24
SEG24
26
58
P8.1/SEG25
SEG25
27
57
P8.2/SEG26
SEG26
56
28
P8.3/SEG27
SEG27
55
P8.4/SEG28
54
LC-Display
P8.5/SEG29
53
P8.6/SEG30
52
P8.7/SEG31
9
VCL0
10
VCL1
11
R17
TEST
VCL2
8
BIAS
0R
14
C16
XOUT
15
XIN
Q1
100n
SMD
ELV20292
4.194304MHz
Prozessor
C20
C21
27p
27p
SMD
SMD
+5V
+
+5V
100u
16V
+
8
C28
IC4
100u
FM24C04
100n
16V
-5V
4
SMD
Zur Signalaufbereitung für den Digital-
ausgang (TTL-kompatibel) wird das Si-
nussignal zunächst hinter dem Tiefpassfil-
ter hochohmig und kapazitätsarm über einen
Fet-Stufe gepuffert. Diese ist mit T 1 (J 310)
und Peripherie aufgebaut. Das am Source-
Anschluss anstehende Signal gelangt über
+5V
L1
C1
+
C2
10u
C3
+
SMD
10u
100n
10u
Tantal
Tantal
SMD
IC5
1
16
FS ADJ
COMP
C5
2
15
REF IN
AVDD
3
14
REF OUT
IOUT
4
13
10n
AGND
DVDD
SMD
5
12
DGND
PSEL0
C43
6
11
MCLK
MCLK
PSEL1
7
10
SCLK
SCLK
FSEL
10n
8
9
SDATA
SDATA
FSYNC
FSYNC
SMD
AD9835
DDS-Chip
IC6
4
&
6
5
B
74HC132
IC6
IC6
1
10
&
&
3
8
DIG
2
9
A
C
74HC132
74HC132
IC6
13
&
11
12
D
74HC132
Komparator
R14
R15
R16
xxx
xxx
xxx
C14
+
C15
C17
C18
C19
10u
63V
100n
100n
100n
SMD
SMD
SMD
L5
470n
14
12
C29
C30
IC3
IC6
KS57C2308
74HC132
100n
100n
13
SMD
SMD
7
Verstärker
C40
T1
C39
220u
C35
C4
J310
BC848C
1u
100n
SMD
1u
SMD
SMD
Filter
L4
L3
4u7
4u7
SMD
SMD
C8
C9
C10
8p2
39p
39p
SMD
SMD
SMD
C36
+5V
2u2
R8
390R
Digital Out
2
Offset
-
ST5
R11
R29
22R
3
+
150K
ST6
C42
AD811
100n
-5V
+5V
+5V
PRG1
TEST
Vpp
Q2
2
VDD
50 MHz
SDAT
4
Quarz
MCLK
SCLK
Oszillator
100n
RESET
Reset
SMD
3
Vss
+5V
C31
C32
+
7
100n
10u
63V
IC7
AD811
C34
C33
+
4
10u
100n
63V
Bild 6: Schaltbild des
DDS-Boards
-5V
die beiden Koppelkondensatoren C 35 und
C 40 auf die Verstärkerstufe T 2 (BC 848C),
die in Emitterschaltung arbeitet. Am Kol-
lektor steht das verstärkte Signal zur Ver-
fügung, das über C 38 auf den Eingang des
Schmitt-Trigger-Gatters IC 6 A (74 HC
132) gelangt. Die nachfolgenden Gatter
+5V
C41
100n
SMD
C38
DIG
T2
1u
SMD
C37
1n
SMD
L2
4u7
SMD
C11
Amplitude
8p2
SMD
SMD
IC7
Analog Out
ST7
R10
6
+
47R
A
ST8
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