Siemens ERTEC 400 Handbücher

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Siemens ERTEC 400 Handbuch (98 Seiten)

Marke: Siemens | Kategorie: Steuergeräte

Inhaltsverzeichnis

Inhaltsverzeichnis
5
Einleitung
9
Einsatzgebiete des ERTEC 400
9
Features des ERTEC 400
9
Aufbau des ERTEC 400
10
Abbildung 1: ERTEC 400 Block-Diagramm
10
Gehäuse des ERTEC 400
11
Abbildung 2: ERTEC 400-Gehäusebeschreibung
11
Signal-Funktions-Beschreibung
12
GPIO 0-31 und Alternative Funktionen
12
JTAG und Debug
13
Trace-Port
13
Clock und Reset
13
TEST-Pins
13
EMIF, Boot/Config
14
Pci/Lbu
16
Rmii/MII
18
Stromversorgung
19
Tabelle 1: ERTEC 400 Pinbelegung und Signalbeschreibung
19
ARM946E-S Prozessor
21
Aufbau des ARM946E-S
21
Abbildung 3: Aufbau ARM946E-S Prozessorsystem
21
Beschreibung des ARM946E-S
22
Arbeitsfrequenz des ARM946E-S
22
Cache-Struktur des ARM946E-S
22
Tightly Coupled Memory (TCM)
22
Memory Protection Unit (MPU)
23
Bus-Interface des ARM946E-S
23
ARM946E-S Embedded Trace Macrocell (ETM9)
23
ARM-Interrupt-Controller (ICU)
23
Priorisierung der Interrupts
24
Triggermodi
24
Maskierung der Interrupt-Eingänge
24
Software-Interrupts für IRQ
24
Nested Interrupt Struktur
24
EOI End-Of-Interrupt
24
IRQ-Interrupt-Quellen
25
FIQ-Interrupt-Quellen
25
Tabelle 2: Übersicht IRQ-Interrupts
25
Tabelle 3: Übersicht FIQ-Interrupts
25
IRQ-Interrupts als FIQ-Interrupt-Quellen
26
2.9.10 Interrupt-Control-Register
26
2.9.11 ICU-Register Beschreibung
27
Tabelle 4: Übersicht Interrupt-Control-Register
27
2.10 ARM946E-S - Register
31
Tabelle 5: CP15 Register - Übersicht
31
Beschreibung
31
Bussystem des ERTEC 400
32
Kommunikationsbus „Multi-Layer AHB
32
AHB-Arbiter
32
AHB-Master-Slave-Kopplung
32
Tabelle 6: Übersicht AHB-Master-Slave Zugriffe
32
Peripheriebus APB
33
Peripherie am APB-Bus
33
Boot-Rom
33
Tabelle 7: Zugriffsart und Datenbitbreite der Peripherie
33
Booten von Externem ROM
34
Booten über SPI
34
Booten über UART1
34
Booten über PCI oder LBU
34
Tabelle 8: Auswahl der Downloadquelle
34
General Purpose IO (GPIO)
35
Adressbelegung GPIO-Register
35
Abbildung 4: GPIO Zelle des ERTEC 400
35
GPIO-Register Beschreibung
36
Tabelle 9: Übersicht GPIO-Register
36
Timer 0 und 1
37
Arbeitsweise der Timer
38
Timer - Interrupts
38
Timer - Vorteiler
38
Kaskadierung der Timer
38
Adressbelegung Timer0/1-Register
38
Tabelle 10: Übersicht Timer-Register
38
Timer0/1-Register Beschreibung
39
F - Counter
41
Abbildung 5: Blockschaltbild des F-Counter
41
Adressbelegung F-Timer-Register
42
F-Timer-Register Beschreibung
42
Tabelle 11: Übersicht F-Timer-Register
42
Watchdog-Timer
43
Watchdog-Timer 0
43
Watchdog-Timer 1
43
Watchdog-Interrupt
43
Wdout0_N
43
Wdout1_N
43
Abbildung 6: Watchdog-Timing
43
Watchdog-Register
44
Adressbelegung Watchdog-Register
44
Watchdog-Register Beschreibung
44
Tabelle 12: Übersicht WD-Register
44
Uart1/ Uart2
46
Abbildung 7: Blockschaltbild UART
46
Tabelle 13: Baudraten UART bei F
47
Adressbelegung UART1/2-Register
48
UART1/2-Register Beschreibung
48
Tabelle 14: Übersicht UART1/2-Register
48
Synchrones Interface SPI
52
Abbildung 8: Blockschaltbild SPI
52
Adressbelegung SPI-Register
53
Tabelle 15: Übersicht SPI-Register
53
SPI-Register Beschreibung
54
System-Control-Register
56
Adressbelegung System-Control-Register
56
System-Control-Register Beschreibung
57
Tabelle 16: Übersicht System-Control-Register
57
Allgemeine Hardware Funktionen
63
Takterzeugung und Taktversorgung
63
Taktversorgung IM ERTEC 400
63
Tabelle 17: Übersicht Takte des ERTEC 400
63
Taktversorgung PCI
64
Taktversorgung LBU
64
Taktversorgung JTAG
64
Taktversorgung Ethernetinterface
64
Abbildung 9: Detaildarstellung Clock-Unit
64
Resetlogik des ERTEC 400
65
Hardware-Reset
65
Abbildung 10: Taktversorgung der Ethernetanschaltung
65
Abbildung 11: Hochlaufphase der PLL
65
Watchdog-Reset
66
Software-Reset
66
PCI-Bridge-Reset
66
Aktionen während Aktiven HW-Reset
66
Adressraum- und Quittungsverzug- Überwachung
67
AHB-Bus Überwachung
67
APB-Bus Überwachung
67
EMIF Überwachung
67
PCI-Slave Überwachung
67
External Memory Interface (EMIF)
68
Adressbelegung EMIF-Register
70
EMIF-Register Beschreibung
70
Tabelle 18: Übersicht EMIF-Register
70
Beschreibung
70
Local Bus Unit (LBU)
74
Page-Range-Einstellung
75
Page-Offset-Einstellung
75
Tabelle 19: Einstellung Verschiedener Pagegrößen
75
Tabelle 20: Einstellung Verschiedener Offsetbereiche
75
Page-Control-Einstellung
76
Tabelle 21: Übersicht der Zugriffe auf Adressbereiche von ERTEC 400
76
LBU Read zum ERTEC400 mit Separater Read-/Writeleitung (Ready Low Aktiv)
77
Abbildung 12: LBU-Read-Sequenz bei Separater RD-/WR-Leitung
77
Tabelle 22: Timing für LBU-Lesezugriffe mit Separater Read-/Writeleitung
77
LBU Write zum ERTEC400 mit Separater Read-/Writeleitung (Ready Low Aktiv)
78
Abbildung 13: LBU-Write-Sequenz bei Separater RD-/WR-Leitung
78
Tabelle 23: Timing für LBU-Schreibzugriffe mit Separater Read-/Writeleitung
78
LBU Read zum ERTEC400 mit Gemeinsamer Read-/Writeleitung (Ready Low Aktiv)
79
Abbildung 14: LBU-Read-Sequenz bei Gemeinsamer RD-/WR-Leitung
79
Tabelle 24: Timing für LBU-Readzugriffe mit Gemeinsamer Read-/Writeleitung
79
LBU Write zum ERTEC400 mit Gemeinsamer Read-/Writeleitung (Ready Low Aktiv)
80
Abbildung 15: LBU-Write-Sequenz bei Gemeinsamer RD-/WR-Leitung
80
Tabelle 25: Timing für LBU-Schreibzugriffe mit Gemeinsamer Read-/Writeleitung
80
Adressbelegung LBU-Register
81
LBU-Register Beschreibung
81
Tabelle 26: Übersicht LBU-Register
81
PCI-Interface
83
PCI-Funktionalität
83
Allgemein Funktionen des PCI-Interface
83
PCI-Master-Interface
83
PCI-Target-Interface
84
PCI-Master/Target-Mischbetrieb
84
PCI-Interrupt-Handling
85
Abbildung 16: PCI-Interrupt-Handling
86
PCI-Powermanagement
87
Zugriffe auf den AHB-Bus
88
ERTEC 400 - Anwendungen mit PCI
89
ERTEC 400 in einem PC-System
89
ERTEC 400 als Teilnehmer an Lokalem PCI-Bus
89
Adressbelegung PCI-Register
90
PCI-Register Beschreibung
91
Tabelle 27: Übersicht PCI-Register
91
Speicherbeschreibung
92
Speicheraufteilung des ERTEC 400
92
Tabelle 28: Aufteilung der Speicherbereiche
92
Detaillierte Speicherbeschreibung
93
Tabelle 29: Detaillierte Beschreibung der Speichersegmente
93
10 Test und Debugging
95
10.1 Embedded Trace Macrocell ETM9
95
10.1.1 Tracemodis
95
10.1.2 Features des ETM9-Modul
95
10.1.3 ETM9 - Register
95
10.2 Trace - Interface
96
10.3 JTAG - Schnittstelle
96
10.4 Debugging über UART1
96
Tabelle 30: Steckerbelegung JTAG-Schnittstelle
96
11 Sonstiges
97
11.1 Abkürzungen/ Begriffsverzeichnis
97
11.2 Literaturverzeichnis
98

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