Digilent Arty Handbuch

Übersicht

Arty ist eine gebrauchsfertige Entwicklungsplattform, die um das Artix-7 Field Programmable Gate Array (FPGA) von Xilinx herum konzipiert wurde. Es wurde speziell für den Einsatz als MicroBlaze Soft Processing System entwickelt. In diesem Kontext wird Arty zur flexibelsten Verarbeitungsplattform, die Sie sich für Ihre Sammlung wünschen können, fähig, sich an alle Anforderungen Ihres Projekts anzupassen. Im Gegensatz zu anderen Single Board Computern ist Arty nicht an einen einzigen Satz von Verarbeitungsperipheriegeräten gebunden: Im einen Moment ist es ein Kraftpaket voller UARTS, SPIs, IICs und eines Ethernet MAC, und im nächsten ist es ein präziser Zeitgeber mit einem Dutzend 32-Bit-Timern.

• Xilinx Artix-35T FPGA (xc7a35ticsg324-1L)
  • 33.280 Logikzellen in 5200 Slices (jeder Slice enthält vier 6-Eingangs-LUTs und 8 Flip-Flops);
  • 1.800 Kbits schneller Block-RAM;
  • Fünf Taktmanagement-Kacheln, jede mit einer Phasensed-Loop (PLL);
  • 90 DSP-Slices;
  • Interne Taktfrequenzen von über 450 MHz;
  • On-Chip-Analog-Digital-Wandler (XADC).
  • Programmierbar über JTAG und Quad-SPI Flash
• Systemmerkmale
  • 256 MB DDR3L mit einem 16-Bit-Bus bei 667 MHz
  • 16 MB Quad-SPI Flash
  • USB-JTAG-Programmierschaltung
  • Stromversorgung über USB oder eine beliebige 7V-15V-Quelle
• Systemkonnektivität
  • 10/100 Mbit/s Ethernet
  • USB-UART-Brücke
• Interaktions- und Sensorgeräte
  • 4 Schalter
  • 4 Tasten
  • 1 Reset-Taste
  • 4 LEDs
  • 4 RGB-LEDs
• Erweiterungsanschlüsse
  • 4 Pmod-Anschlüsse
  • Arduino/chipKIT Shield-Anschluss

Arty ist vollständig kompatibel mit der leistungsstarken Vivado ® Design Suite. Es wird unter der kostenlosen WebPACK™-Lizenz unterstützt, sodass Designs ohne zusätzliche Kosten implementiert werden können. Diese kostenlose Lizenz beinhaltet die Möglichkeit, MicroBlaze™ Soft-Core-Prozessor-Designs zu erstellen. Designressourcen, Beispielprojekte und Tutorials stehen im Arty Resource Center zum Download bereit, erreichbar über reference.digilentinc.com.

Tabelle 1. Beschreibungen der Arty-Hardware-Beschriftungen.

Entwicklung mit Arty

Was Arty so flexibel macht, ist sein FPGA. Unter ihren vielen Funktionen haben FPGAs die Fähigkeit, sich in ein kundenspezifisches softwaredefiniertes System-on-a-Chip (SoC) zu verwandeln. Diese "Soft SoC"-FPGA-Konfigurationen werden grafisch mit einem Werkzeug namens Vivado IP Integrator (Vivado IPI) entworfen. In diesem Werkzeug werden vorgefertigte Peripherieblöcke aus einer umfangreichen Bibliothek gezogen und nach Belieben in Ihr Verarbeitungssystem eingefügt. Diese vorgefertigten Peripheriegeräte umfassen Timer, UART/SPI/IIC-Controller und viele andere Geräte, die Sie typischerweise in einem SoC oder
Mikrocontroller finden würden. Ambitionierte Benutzer werden auch feststellen, dass sie ihre eigenen Peripherieblöcke erstellen können, indem sie diese in einer Hardware Definition Language (HDL) schreiben, insbesondere Verilog oder VHDL. Für diejenigen, die kein Interesse am Erlernen von HDL haben, kann das Xilinx High Level Synthesis-Tool verwendet werden, um benutzerdefinierte Peripherieblöcke durch Schreiben in C zu definieren.
Artys Soft SoC-Konfigurationen werden von MicroBlaze-Prozessorkernen angetrieben. MicroBlaze ist ein 32-Bit-RISC-Softprozessorkern, der speziell für den Einsatz in Xilinx FPGAs entwickelt wurde. Der MicroBlaze-Prozessor in einer Arty SoC-Konfiguration läuft typischerweise mit 100 MHz, obwohl es möglich ist, Ihr SoC so zu entwerfen, dass es mit über 200 MHz betrieben werden kann. Arty unterstützt große MicroBlaze-Programme mit anspruchsvollen Speicheranforderungen, indem es 16 MB nichtflüchtigen Programmspeicher und 256 MB DDR3L RAM bereitstellt.

Nachdem Sie Ihre Soft-SoC-Konfiguration für Arty entworfen haben, können Sie Programme dafür schreiben. Dies geschieht, indem Sie Ihr SoC-Design aus Vivado IPI in das Xilinx Software Development Kit (XSDK) exportieren, eine Integrated Development Environment (IDE) zum Entwerfen/Debuggen von MicroBlaze-Programmen in C. Nach der Übergabe von IPI an XSDK wird XSDK automatisch so konfiguriert, dass es Bibliotheken und Beispiele für die Peripherieblöcke enthält, die Sie in Ihr SoC aufgenommen haben. An diesem Punkt ist die Programmierung des Arty der Programmierung anderer SoC- oder Mikrocontroller-Plattformen sehr ähnlich: Programme werden in C geschrieben, über USB auf die Platine programmiert und dann optional in Hardware debuggt. Soft-SoC-Konfigurationen und MicroBlaze-Programme können auch in den 16 MB nichtflüchtigen Programmspeicher geladen werden, so dass sie sofort nach dem Einschalten von Arty ausgeführt werden.
Obwohl der Arty besonders gut für MicroBlaze Soft SoC-Designs geeignet ist, kann er auch mit einer Register-Transfer Level (RTL)-Schaltungsbeschreibung wie jede andere FPGA-Entwicklungsplattform programmiert werden. Dieser Design-Flow erfordert, dass Sie Ihre RTL-Schaltung mithilfe einer HDL innerhalb von Vivado beschreiben, und er verwendet nicht die Vivado IPI- oder XSDK-Tools. Das Entwerfen auf diese Weise hat viele Vorteile, unterscheidet sich aber stark von der Programmierung eines Single Board Computers und wird stattdessen von denen verwendet, die mit FPGA-Design vertraut sind oder daran interessiert sind, eine digitale Schaltung zu entwerfen und zu implementieren, die keinen Prozessor enthält.

Stromversorgungen

Die Arty-Platine benötigt eine 5V-Stromquelle, um zu funktionieren. Diese Stromquelle kann vom Digilent USB-JTAG-Port (J10) stammen oder von einem 7 bis 15 Volt DC-Netzteil abgeleitet werden, das an die Strombuchse (J12) oder Pin 8 des Headers J7 angeschlossen ist. Der Header J13, der sich zwischen der Strombuchse und dem Ethernet-Anschluss befindet, wird verwendet, um zu bestimmen, welche Quelle verwendet wird.
Eine Power-Good-LED (LD11), die vom "Power Good" (PWRGD)-Ausgang des ADP5052-Reglers angetrieben wird, zeigt an, dass die Platine mit Strom versorgt wird und dass die onboard-Versorgungen wie erwartet funktionieren. Eine Übersicht über die Arty-Stromversorgungsschaltung ist unten dargestellt.

Der USB-Port kann für die meisten Designs genügend Strom liefern. Einige anspruchsvolle Anwendungen, einschließlich solcher, die mehrere Peripherieplatinen ansteuern, benötigen jedoch möglicherweise mehr Strom, als der USB-Port bereitstellen kann. Auch müssen einige Anwendungen möglicherweise ohne Verbindung zu einem USB-Port eines PCs ausgeführt werden. In diesen Fällen kann ein externes Netzteil oder ein Akkupack verwendet werden.
Ein externes Netzteil kann verwendet werden, indem es an die Strombuchse J12 angeschlossen und ein Jumper in die Position "REG" am Header J13 eingesetzt wird. Das Netzteil muss einen koaxialen, mittig positiven Stecker mit 2,1 mm (oder 2,5 mm) Innendurchmesser verwenden und eine Spannung von 7 bis 15 Volt DC liefern. Das Netzteil sollte einen Mindeststrom von 1 Ampere liefern. Idealerweise sollte das Netzteil in der Lage sein, 36 Watt Leistung (12 Volt DC, 3 Ampere) bereitzustellen.
Ein externer Akkupack kann verwendet werden, indem der Pluspol des Akkus an Pin 8 von J7 (beschriftet VIN) und der Minuspol an Pin 7 von J7 (beschriftet GND) angeschlossen wird, wie in der Abbildung unten gezeigt. Um den Akkupack als Stromquelle der Platine zu verwenden, muss ein Jumper in die Position "REG" am Header J13 eingesetzt werden. Der Akku muss eine Spannung zwischen 7 und 15 Volt DC liefern und sollte NICHT installiert werden, während eine Stromversorgung an der Strombuchse J12 angeschlossen ist.

Spannungsreglerschaltungen von Analog Devices und Texas Instruments erzeugen die benötigten 3,3V, 1,8V, 1,35V, 1,25V und 0,95V Versorgungsspannungen aus der 5V-Stromquelle. Falls ein externes Netzteil oder ein Akkupack verwendet wird, liefert der onboard Analog Devices 5V-Regler die 5V-Quelle. Die Tabelle unten enthält zusätzliche Informationen (typische Ströme hängen stark von der FPGA-Konfiguration ab und die angegebenen Werte sind typisch für Designs mittlerer Größe/Geschwindigkeit).

Tabelle 2. Informationen zur Spannungsreglerschaltung.

Überwachung der externen Versorgungsspannung
Die Arty-Platine enthält eine Schaltung zur Überwachung der Spannung einer externen Versorgung, die an die Strombuchse J12 angeschlossen ist, oder eines externen Akkupacks, der an den Header J7 angeschlossen ist. Ein Spannungsteiler wird verwendet, um die ungeregelte Eingangsspannung, VU, so zu skalieren, dass sie im Bereich (0-1V) liegt, den der On-Chip-12-Bit-ADC messen kann. Die ungeregelte Eingangsspannung, VU, wird durch 16 geteilt und dann in den Auxiliary Channel 2 des XADC des Artix 35T eingespeist. Anwendungen, die die Spannung einer externen Versorgung überwachen möchten, können Kanal 2 des XADC als unipolaren Eingang konfigurieren und eine Umwandlung durchführen, um einen digitalen Wert zu erhalten, der der Eingangsspannung entspricht. Die Abbildung unten bietet einen Überblick, der die Überwachung einer externen Versorgungsspannung ermöglicht.

Überwachung des FPGA-Kern-Versorgungsstroms
Die Arty-Platine enthält eine Schaltung zur Überwachung des vom FPGA-Kern verbrauchten Stroms. Der Strom wird durch Messung der Spannung über einen 10-Milliohm-Messwiderstand überwacht, der zwischen dem Ausgang des 0,95V-Schaltreglers (IC11, Kanal 2) und dem VCC0V95-Netzwerk platziert ist. Ein Strommessverstärker (IC15, Texas
Instrument's INA199A1), der über den Messwiderstand angeschlossen ist, bietet eine Verstärkung von 50 und erzeugt eine Ausgangsspannung von 500 Millivolt pro Ampere Strom. Der Ausgang des Strommessverstärkers wird in den Auxiliary Channel 10 des XADC des Artix 35T eingespeist. Anwendungen, die den Stromverbrauch des FPGA-Kerns und des Block-RAMs überwachen möchten, können Kanal 10 des XADC als unipolaren Eingang konfigurieren und eine Umwandlung durchführen, um einen digitalen Wert zu erhalten, der der verstärkten Messwiderstandsspannung entspricht. Die Abbildung unten bietet einen Überblick über die Schaltung, die die Überwachung des FPGA-Kern-Versorgungsstroms ermöglicht.

Überwachung der 5V-Versorgungsleistung
Die Arty-Platine enthält eine Schaltung zur Überwachung der Spannung der 5-Volt-Versorgung sowie des aus dieser Versorgung entnommenen Stroms. Ein Spannungsteiler wird verwendet, um die 5V-Eingangsspannung so zu skalieren, dass sie im Bereich (0-1V) liegt, den der On-Chip-12-Bit-ADC messen kann. Die 5V-Versorgungsspannung wird durch 5,99 geteilt und dann in den Auxiliary Channel 1 des XADC des Artix 35T eingespeist. Eine Kombination aus einem 5-Milliohm-Strommesswiderstand und einem Strommessverstärker (IC14, Texas Instruments INA199A1) wird verwendet, um eine Ausgangsspannung von 250 Millivolt pro Ampere Strom zu erzeugen. Der Ausgang des Strommessverstärkers wird in den Auxiliary Channel 9 des XADC des Artix 35T eingespeist. Anwendungen, die den momentanen Stromverbrauch der Arty-Platine überwachen möchten, können die Kanäle 1 und 9 des XADC als unipolare Eingänge konfigurieren und dann eine gleichzeitige Umwandlung der beiden Kanäle durchführen, um digitale Werte zu erhalten, die zur Berechnung des momentanen Stromverbrauchs verwendet werden können. Die Abbildung unten bietet einen Überblick über die Schaltung, die die Überwachung des 5V-Versorgungsstromverbrauchs ermöglicht.

FPGA-Konfiguration

Nach dem Einschalten muss der Artix-7 FPGA konfiguriert (oder programmiert) werden, bevor er eine Funktion ausführen kann. Sie können den FPGA auf eine von zwei Arten konfigurieren:

1. Ein PC kann die Digilent USB-JTAG-Schaltung (Port J10) verwenden, um den FPGA jederzeit bei eingeschalteter Stromversorgung zu programmieren.
2. Eine in dem nichtflüchtigen seriellen (SPI) Flash-Speichergerät gespeicherte Datei kann über den SPI-Port an den FPGA übertragen werden.
   

Abbildung 3 zeigt die verschiedenen Optionen zur Konfiguration des FPGAs. Ein On-Board-"mode" (Modus)-Jumper (JP1) wählt aus, ob der FPGA beim Einschalten über den Quad-SPI-Flash programmiert wird.
Die FPGA-Konfigurationsdaten werden in Dateien, sogenannten Bitstreams, mit der Dateierweiterung .bit gespeichert. Die ISE- oder Vivado-Software von Xilinx kann Bitstreams aus VHDL-, Verilog- oder schemabasierten Quelldateien erstellen (im ISE-Toolset wird EDK für MicroBlaze-Embedded-Prozessor-basierte Designs verwendet).
Bitstreams werden in flüchtigen Speicherzellen innerhalb des FPGAs gespeichert. Diese Daten definieren die Logikfunktionen und Schaltungsanschlüsse des FPGAs und bleiben gültig, bis sie durch Entfernen der Board-Stromversorgung, durch Drücken der an den PROG-Eingang angeschlossenen Reset-Taste oder durch Schreiben einer neuen Konfigurationsdatei über den JTAG-Port gelöscht werden.
Ein Artix-7 35T Bitstream ist typischerweise 17.536.096 Bit groß. Die Zeit, die zum Programmieren des Arty benötigt wird, kann durch Komprimieren des Bitstreams vor der Programmierung und anschließendes Dekomprimieren des Bitstreams durch den FPGA selbst während der Konfiguration verkürzt werden. Abhängig von der Designkomplexität können Kompressionsraten von 10x erreicht werden. Die Bitstream-Kompression kann in den Xilinx-Tools (ISE oder Vivado) während der Generierung aktiviert werden. Anweisungen dazu finden Sie in der Xilinx-Dokumentation für das verwendete Toolset.
Nach erfolgreicher Programmierung leuchtet die "DONE" (FERTIG)-LED am FPGA auf. Das Drücken der "PROG" (PROGRAMMIEREN)-Taste setzt jederzeit den Konfigurationsspeicher im FPGA zurück. Nach dem Zurücksetzen versucht der FPGA sofort, sich selbst über die durch die Programmiermodus-Jumper ausgewählte Methode neu zu programmieren.
Die folgenden Abschnitte erläutern die Programmierung des Arty mit den verschiedenen verfügbaren Methoden detaillierter.

JTAG-Konfiguration
Die Xilinx-Tools kommunizieren typischerweise mit FPGAs über den Test Access Port und die Boundary-Scan-Architektur, allgemein als JTAG bezeichnet. Während der JTAG-Programmierung wird eine .bit-Datei vom PC an den FPGA übertragen, entweder über die On-Board-Digilent-USB-JTAG-Schaltung (Port J10) oder einen externen JTAG-Programmer, wie den Digilent JTAG-HS2, der an Port J8 angeschlossen ist. Sie können die JTAG-Programmierung jederzeit nach dem Einschalten des Arty durchführen, unabhängig davon, ob der "mode" (Modus)-Jumper (JP1) gesetzt ist. Wenn der FPGA bereits konfiguriert ist, wird die bestehende Konfiguration mit dem über JTAG übertragenen Bitstream überschrieben. Das Nichtsetzen des "mode" (Modus)-Jumpers (siehe Abbildung 3) ist nützlich, um zu verhindern, dass der FPGA vom Quad-SPI-Flash konfiguriert wird, bis eine JTAG-Programmierung erfolgt.
Die Programmierung des Arty mit einem unkomprimierten Bitstream über die On-Board-USB-JTAG-Schaltung dauert in der Regel etwa 6 Sekunden. Die JTAG-Programmierung kann mit dem Hardware Manager in Vivado oder dem in ISE enthaltenen iMPACT-Tool erfolgen.

Quad-SPI-Konfiguration
Da der FPGA-Speicher auf dem Arty flüchtig ist, stützt er sich auf den Quad-SPI-Flash-Speicher, um die Konfiguration zwischen den Einschaltzyklen zu speichern. Dieser Konfigurationsmodus wird "Master SPI" (Master-SPI) genannt. Der leere FPGA übernimmt die Rolle des Masters und liest die Konfigurationsdatei beim Einschalten aus dem Flash-Gerät. Dazu muss zunächst eine Konfigurationsdatei in den Flash heruntergeladen werden. Beim Programmieren eines nichtflüchtigen Flash-Geräts wird eine Bitstream-Datei in einem zweistufigen Prozess in den Flash übertragen. Zuerst wird der FPGA mit einer Schaltung programmiert, die Flash-Geräte programmieren kann, und dann werden Daten über die FPGA-Schaltung in das Flash-Gerät übertragen (diese Komplexität wird dem Benutzer von den Xilinx-Tools verborgen). Dies wird als "indirect programming" (indirekte Programmierung) bezeichnet. Nachdem das Flash-Gerät programmiert wurde, kann es den FPGA bei einem späteren Einschalt- oder Reset-Ereignis automatisch konfigurieren, wie durch die "mode" (Modus)-Jumper-Einstellung (siehe Abbildung 3) bestimmt. Im Flash-Gerät gespeicherte Programmierdateien bleiben erhalten, bis sie überschrieben werden, unabhängig von Einschaltzyklen.
Das Programmieren des Flashs kann vier bis fünf Minuten dauern, was hauptsächlich auf den langwierigen Löschvorgang zurückzuführen ist, der der Speichertechnologie eigen ist. Einmal geschrieben, kann die FPGA-Konfiguration jedoch sehr schnell sein – weniger als eine Sekunde. Bitstream-Kompression, SPI-Busbreite und Konfigurationsrate sind Faktoren, die von den Xilinx-Tools gesteuert werden und die Konfigurationsgeschwindigkeit beeinflussen können. Der Arty unterstützt x1-, x2- und x4-Busbreiten und Datenraten von bis zu 50 MHz für die Quad-SPI-Programmierung.
Die Quad-SPI-Programmierung kann mit dem Hardware Manager in Vivado oder mit dem in ISE enthaltenen iMPACT-Tool erfolgen.

Speicher

Das Arty-Board enthält zwei externe Speicher: einen 256MB DDR3L SDRAM und ein 128Mb (16MB) nichtflüchtiges serielles Flash-Gerät. Das DDR3L-Modul ist über die Industriestandardschnittstelle mit dem FPGA verbunden. Der serielle Flash befindet sich auf einem dedizierten "quad-mode" (x4) (Quad-Modus (x4)) SPI-Bus. Die Verbindung und eine Pinbelegung zwischen dem FPGA und den externen Speichern sind unten dargestellt.

DDR3L
Der Arty enthält eine MT41K128M16JT-125 Speicherkomponente, die eine einzelne Rank-, 16-Bit breite Schnittstelle schafft. Sie ist an eine 1,35V-betriebene HR ("High Range" (Hochbereich)) FPGA-Bank mit einer 50 Ohm gesteuerten Single-Ended-Trace-Impedanz angeschlossen. 50 Ohm interne Terminierungen im FPGA werden verwendet, um die Trace-Eigenschaften anzupassen. Ähnlich werden auf der Speicherseite On-Die-Terminations (ODT) zur Impedanzanpassung verwendet.
Für den ordnungsgemäßen Betrieb des Speichers müssen ein Speichercontroller und eine "physical layer" (PHY) (Physikalische Schicht)-Schnittstelle in das FPGA-Design integriert werden. Der einfachste Weg, dies auf dem Arty zu erreichen, ist die Verwendung des Xilinx 7-series memory interface solutions core, der mit dem "MIG (Memory Interface Generator) Wizard" (Speicherschnittstellen-Generator) generiert wird. Abhängig vom verwendeten Tool (ISE, EDK oder Vivado) kann der MIG Wizard eine native "FIFO-style" (FIFO-Stil)- oder eine AXI4-Schnittstelle zur Verbindung mit der Benutzerlogik generieren. Dieser Workflow ermöglicht die Anpassung mehrerer DDR-Parameter, die für die jeweilige Anwendung optimiert sind. Tabelle 2 unten listet die MIG-Wizard-Einstellungen auf, die für den Arty optimiert sind.

Tabelle 3. DDR3L-Einstellungen für das Arty.
Der MIG Wizard erfordert die Eingabe und Validierung der festen Pinbelegung der Speichersignale, bevor der IP-Core generiert wird. Für Ihre Bequemlichkeit wird eine importierbare UCF-Datei im Arty Resource Center bereitgestellt, um diesen Prozess zu beschleunigen. Sie ist im Designressourcen-Download "MIG Project" (MIG-Projekt) enthalten. Dieser Download enthält auch eine .prj-Datei, die in den Wizard importiert werden kann, um ihn automatisch mit den in Tabelle 2 gefundenen Optionen zu konfigurieren.
Weitere Details zum Xilinx MIG finden Sie im 7 Series FPGAs Memory Interface Solutions User Guide (ug586).

Quad-SPI-Flash
FPGA-Konfigurationsdateien können in den Quad-SPI-Flash (Micron Teilenummer N25Q128A13ESF40) geschrieben werden, und das Setzen des "mode" (Modus)-Jumpers bewirkt, dass der FPGA beim Einschalten automatisch eine Konfiguration von diesem Gerät liest. Eine Artix-7 35T Konfigurationsdatei benötigt 17.536.096 Bits Speicher, wodurch etwa 87 % des Flash-Geräts (oder ~14MB) für Benutzerdaten verfügbar bleiben. Eine übliche Verwendung für diesen zusätzlichen Speicher ist das Speichern von MicroBlaze-Programmen, die zu groß sind, um in den On-Board-Blockspeicher (typischerweise 128 KB) zu passen. Diese Programme werden dann mit einem kleineren Bootloader-Programm geladen und ausgeführt, das in den Blockspeicher passt. Es ist möglich, diesen Bootloader automatisch zu generieren, ihn in eine einzige Datei (eine sogenannte .mcs-Datei) zu integrieren, die auch den Bitstream und Ihre benutzerdefinierte MicroBlaze-Anwendung enthält, und diese Datei mit Xilinx SDK und Vivado in den SPI-Flash zu programmieren. Xilinx Answer Record 63605 erklärt, wie dies zu tun ist.
Der Inhalt des Speichers kann durch Ausführen bestimmter Befehle auf dem SPI-Bus manipuliert werden. Die Implementierung dieses Protokolls ist außerhalb des Rahmens dieses Dokuments. Alle Signale im SPI-Bus sind nach der FPGA-Konfiguration allgemeine Benutzer-I/O-Pins. Bei anderen Boards ist SCK eine Ausnahme, da es auch nach der Konfiguration ein dedizierter Pin bleibt; auf dem Arty jedoch wird das SCK-Signal zu einem zusätzlichen allgemeinen Pin geleitet, der nach der Konfiguration zugänglich ist (siehe Abbildung unten). Dies ermöglicht den Zugriff auf diesen Pin, ohne das spezielle FPGA-Primitive namens STARTUPE2 instanziieren zu müssen.
Xilinx's AXI Quad SPI Core kann verwendet werden, um den Flash in einem MicroBlaze-Design zu lesen/schreiben. Informationen zur Verwendung finden Sie im Produkthandbuch dieses Cores von Xilinx oder im Datenblatt des Flash-Geräts von Micron, um zu erfahren, wie ein benutzerdefinierter Controller implementiert wird.

Ethernet-PHY

Arty enthält einen Texas Instruments 10/100 Ethernet-PHY (TI Teilenummer DP83848J) gepaart mit einem RJ-45 Ethernet-Anschluss mit integrierter Magnetik und Anzeige-LEDs. Der TI PHY verwendet die MII-Schnittstelle und unterstützt 10/100 Mb/s. Abbildung 5 veranschaulicht die Pinverbindungen zwischen dem Artix-7 und dem Ethernet-PHY. Beim Power-On-Reset wird der PHY auf die folgenden Standardwerte gesetzt:

• MII-Modus-Schnittstelle
• Auto-Negotiation aktiviert, bewirbt alle 10/100-Modus-Fähigkeiten
• PHY-Adresse=00001
• LED-Modus 2

Zwei im Ethernet-Stecker (J9) befindliche LEDs sind mit dem PHY verbunden, um Link-Status- und Datenaktivitäts-Feedback zu geben. Details finden Sie im PHY-Datenblatt. Beachten Sie, dass es normal ist, dass eine LED leuchtet und eine ausgeschaltet ist, selbst wenn der Ethernet-PHY nicht verwendet wird.
Vivado IPI-basierte Designs können auf den PHY zugreifen, indem sie entweder den AXI EthernetLite IP Core, den AXI 1G/2.5G Ethernet Subsystem IP Core oder den Tri Mode Ethernet MAC IP Core verwenden. Für den X1-Pin des externen PHY, der im Arty-Schaltplan als ETH_REF_CLK bezeichnet ist, muss ein 25 MHz Takt generiert werden. Um zu erfahren, wie der Ethernet-PHY in einem MicroBlaze-Design auf dem Arty richtig verwendet wird, lesen Sie das Tutorial "Getting Started with MicroBlaze Servers" vom Arty Resource Center.
Weitere Informationen zum Ethernet-PHY finden Sie im DP83848J-Datenblatt.

Oszillatoren/Takte

Das Arty-Board enthält einen einzelnen 100-MHz-Quarzoszillator, der an Pin E3 angeschlossen ist (E3 ist ein MRCC-Eingang an Bank 35). Der Eingangstakt kann MMCMs oder PLLs ansteuern, um Takte verschiedener Frequenzen und mit bekannten Phasenbeziehungen zu erzeugen, die in einem Design benötigt werden können. Einige Regeln schränken ein, welche MMCMs und PLLs vom 100-MHz-Eingangstakt angesteuert werden dürfen. Eine vollständige Beschreibung dieser Regeln und der Fähigkeiten der Artix-7-Taktressourcen finden Sie im "7 Series FPGAs Clocking Resources User Guide" von Xilinx.
Xilinx bietet den "Clocking Wizard" (Takt-Assistent)-IP-Core an, um Benutzern bei der Generierung der verschiedenen für ein bestimmtes Design benötigten Takte zu helfen. Dieser Wizard instanziiert die benötigten MMCMs und PLLs korrekt basierend auf den vom Benutzer spezifizierten gewünschten Frequenzen und Phasenbeziehungen. Der Wizard gibt dann eine einfach zu verwendende Wrapper-Komponente um diese Taktressourcen aus, die in das Benutzerdesign eingefügt werden kann. Der Clocking Wizard kann über die Tools Project Navigator oder Core Generator aufgerufen werden.

USB-UART-Bridge (Serielle Schnittstelle)

Der Arty enthält eine FTDI FT2232HQ USB-UART-Bridge (angeschlossen an Stecker J10), die es Ihnen ermöglicht, PC-Anwendungen zur Kommunikation mit dem Board über Standard-Windows-COM-Port-Befehle zu verwenden. Kostenlose USB-COM-Port-Treiber, erhältlich unter www.ftdichip.com unter der Überschrift "Virtual Com Port" (Virtueller COM-Port) oder "VCP" (Virtueller COM-Port), wandeln USB-Pakete in UART/serielle Port-Daten um. Serielle Port-Daten werden mit dem FPGA über einen Zweidraht-Seriell-Port (TXD/RXD) ausgetauscht. Nach der Installation der Treiber können E/A-Befehle vom PC an den COM-Port gesendet werden, um seriellen Datenverkehr an den FPGA-Pins A9 und D10 zu erzeugen.
Zwei On-Board-Status-LEDs geben visuelles Feedback über den durch den Port fließenden Datenverkehr: die Sende-LED (LD10) und die Empfangs-LED (LD9). Signalnamen, die eine Richtung implizieren, sind aus Sicht des DTE ("Data Terminal Equipment" (Datenendeinrichtung)), in diesem Fall des PCs.
Der FT2232HQ wird auch als Controller für die Digilent USB-JTAG-Schaltung verwendet, aber die USB-UART- und USB-JTAG-Funktionen verhalten sich vollständig unabhängig voneinander. Programmierer, die die UART-Funktionalität des FT2232 in ihrem Design nutzen möchten, müssen sich keine Sorgen machen, dass die JTAG-Schaltung die UART-Datenübertragungen stört, und umgekehrt. Die Kombination dieser beiden Funktionen in einem einzigen Gerät ermöglicht es, den Arty zu programmieren, über UART zu kommunizieren und über einen Computer, der mit einem einzigen Micro-USB-Kabel verbunden ist, mit Strom zu versorgen.
Das CK_RST-Signal (siehe Arty-Schaltplan) ist ebenfalls über JP2 mit dem FT2232HQ-Gerät verbunden. Wenn JP2 kurzgeschlossen ist, kann der FT2232HQ einen MicroBlaze-Reset auslösen, der das Verhalten von Arduino- und chipKIT-Boards beim Laden von Skizzen nachahmt. Beachten Sie, dass das CK_RST-Signal auch mit der roten "RESET" (ZURÜCKSETZEN)-Taste und dem RST-Pin von J7 am Shield-Anschluss verbunden ist (diese Verbindungen sind in der Abbildung unten nicht dargestellt).
Die Verbindungen zwischen dem FT2232HQ und dem Artix-7 sind in Abbildung 6 dargestellt.

Grundlegende E/A

Das Arty Board verfügt über vier dreifarbige LEDs, 4 Schalter, 4 Drucktasten, 4 einzelne LEDs und einen Reset-Taster, wie in Abbildung 16 gezeigt. Die Drucktasten und Schiebeschalter sind über Serienwiderstände mit dem FPGA verbunden, um Schäden durch unbeabsichtigte Kurzschlüsse zu verhindern (ein Kurzschluss könnte auftreten, wenn ein FPGA-Pin, der einer Drucktaste oder einem Schiebeschalter zugewiesen ist, versehentlich als Ausgang definiert wird). Die vier Drucktasten sind "momentary" (tastende) Schalter, die im Ruhezustand normalerweise einen niedrigen Ausgang erzeugen und nur bei Betätigung einen hohen Ausgang. Schiebeschalter erzeugen je nach ihrer Position konstante hohe oder niedrige Eingänge.
Der rote Reset-Taster mit der Bezeichnung "RESET" erzeugt im Ruhezustand einen hohen Ausgang und bei Betätigung einen niedrigen Ausgang. Der
RESET-Taster ist dazu vorgesehen, in MicroBlaze-Designs den Prozessor zurückzusetzen, kann aber auch als universelle Drucktaste verwendet werden. Beachten Sie, dass er auch mit dem RST-Pin an J7 des Shield-Anschlusses und über JP2 mit dem FT2232 UART-Gerät verbunden ist, obwohl diese Verbindungen in der Abbildung unten nicht gezeigt sind.

Die vier einzelnen hocheffizienten LEDs sind über 330-Ohm-Widerstände anodenseitig mit dem FPGA verbunden, sodass sie aufleuchten, wenn eine logisch hohe Spannung an ihren jeweiligen E/A-Pin angelegt wird. Zusätzliche LEDs, die nicht für den Benutzer zugänglich sind, zeigen den Einschaltzustand, den FPGA-Programmierstatus sowie den USB- und Ethernet-Portstatus an.

Dreifarbige LEDs
Das Arty Board enthält vier dreifarbige LEDs. Jede dreifarbige LED besitzt drei Eingangssignale, die die Kathoden von drei kleineren internen LEDs ansteuern: eine rote, eine blaue und eine grüne. Das Anlegen eines hohen Signals, das einer dieser Farben entspricht, lässt die interne LED aufleuchten. Die Eingangssignale werden vom FPGA über einen Transistor angesteuert, der die Signale invertiert. Daher müssen die entsprechenden Signale auf einen hohen Pegel geschaltet werden, um die dreifarbige LED zum Leuchten zu bringen. Die dreifarbige LED emittiert eine Farbe, die von der Kombination der aktuell leuchtenden internen LEDs abhängt. Wenn beispielsweise die roten und blauen Signale auf einen hohen Pegel geschaltet und das grüne Signal auf einen niedrigen Pegel geschaltet wird, emittiert die dreifarbige LED eine violette Farbe.
Hinweis: Digilent empfiehlt dringend die Verwendung von Pulsweitenmodulation (PWM) beim Ansteuern der dreifarbigen LEDs. Das Ansteuern eines der Eingänge mit einem konstanten logischen '1'-Pegel führt dazu, dass die LED auf einem unangenehm hellen Niveau leuchtet. Dies kann vermieden werden, indem sichergestellt wird, dass keines der dreifarbigen Signale mit einem Tastverhältnis von mehr als 50 % angesteuert wird. Die Verwendung von PWM erweitert auch die potenzielle Farbpalette der dreifarbigen LED erheblich. Durch individuelles Anpassen des Tastverhältnisses jeder Farbe zwischen 50 % und 0 % werden die verschiedenen Farben mit unterschiedlichen Intensitäten beleuchtet, wodurch praktisch jede Farbe angezeigt werden kann.

Pmod-Anschlüsse

Pmod-Anschlüsse sind 2×6-polige, rechtwinklige Buchsenleisten mit einem Rastermaß von 100 mil, die mit standardmäßigen 2×6-poligen Stiftleisten zusammenpassen. Jeder 12-polige Pmod-Anschluss bietet zwei 3,3V VCC-Signale (Pins 6 und 12), zwei Ground-Signale (Pins 5 und 11) und acht Logiksignale, wie in Abb. 16 gezeigt. Die VCC- und Ground-Pins können bis zu 1A Strom liefern, aber es ist darauf zu achten, dass die Leistungsbudgets der Onboard-Regler oder der externen Stromversorgung nicht überschritten werden (diese sind im Abschnitt "Power supplies" (Stromversorgungen) beschrieben).

Digilent produziert eine große Auswahl an Pmod-Zubehörplatinen, die an die Pmod-Erweiterungsanschlüsse angeschlossen werden können, um vorgefertigte Funktionen wie A/D-Wandler, D/A-Wandler, Motortreiber, Sensoren und andere Funktionen hinzuzufügen.
Das Arty verfügt über vier Pmod-Anschlüsse, von denen einige sich anders verhalten als andere. Jeder Pmod-Anschluss fällt in eine von zwei Kategorien: Standard oder Hochgeschwindigkeit. Tabelle 9 gibt an, zu welcher Kategorie jeder Pmod gehört, und listet auch die FPGA-Pins auf, mit denen sie verbunden sind. Die folgenden Abschnitte beschreiben die verschiedenen Pmod-Typen.

Tabelle 4. Pmod-Anschlusskategorien.

Standard-Pmod
Die Standard-Pmod-Anschlüsse sind über 200-Ohm-Serienwiderstände mit dem FPGA verbunden. Die Serienwiderstände verhindern Kurzschlüsse, die auftreten können, wenn der Benutzer versehentlich ein Signal ansteuert, das als Eingang verwendet werden soll. Der Nachteil dieses zusätzlichen Schutzes ist, dass diese Widerstände die maximale Schaltgeschwindigkeit der Datensignale begrenzen können. Wenn der verwendete Pmod keinen Hochgeschwindigkeitszugriff erfordert, sollte der Standard-Pmod-Anschluss verwendet werden, um Schäden an den Geräten zu vermeiden.

Hochgeschwindigkeits-Pmod
Die Hochgeschwindigkeits-Pmods verwenden den Standard-Pmod-Anschluss, aber ihre Datensignale sind als impedanzangepasste Differentialpaare für maximale Schaltgeschwindigkeiten geführt. Sie verfügen über Pads für Belastungswiderstände für zusätzlichen Schutz, aber das Arty wird mit diesen als 0-Ohm-Shunts ausgeliefert. Mit überbrückten Serienwiderständen bieten diese Pmods keinen Schutz vor Kurzschlüssen, ermöglichen aber wesentlich schnellere Schaltgeschwindigkeiten. Die Signale sind mit den benachbarten Signalen in derselben Reihe gepaart: Pins 1 und 2, Pins 3 und 4, Pins 7 und 8 sowie Pins 9 und 10.
Leiterbahnen sind 100 Ohm (+/- 10%) differentiell geführt.
Diese Anschlüsse sollten nur verwendet werden, wenn eine Hochgeschwindigkeits-Differenzsignalisierung erforderlich ist oder alle anderen Pmods belegt sind. Bei Verwendung als Single-Ended können gekoppelte Paare ein signifikantes Übersprechen aufweisen. In Anwendungen, bei denen dies ein Problem darstellt, ist der Standard-Pmod-Anschluss zu verwenden. Eine weitere Möglichkeit wäre, eines der Signale zu erden (es vom FPGA auf einen niedrigen Pegel zu setzen) und dessen Gegenstück für das Single-Ended-Signal zu verwenden.
Da die Hochgeschwindigkeits-Pmods 0-Ohm-Shunts anstelle von Schutzwiderständen haben, muss der Bediener Vorsichtsmaßnahmen treffen, um sicherzustellen, dass keine Kurzschlüsse verursacht werden.

Arduino/chipKIT Shield-Anschluss

Arty kann mit Standard-Arduino- und chipKIT-Shields verbunden werden, um erweiterte Funktionalität hinzuzufügen. Bei der Entwicklung von Arty wurde besonders darauf geachtet, dass es mit den meisten auf dem Markt erhältlichen Arduino- und chipKIT-Shields kompatibel ist. Der Shield-Anschluss verfügt über 49 Pins, die mit dem FPGA für allgemeine digitale E/A verbunden sind. Aufgrund der Flexibilität von FPGAs ist es möglich, diese Pins für nahezu alles zu verwenden, einschließlich digitalem Lesen/Schreiben, SPI-Verbindungen, UART-Verbindungen, I2C-Verbindungen und PWM. Sechs dieser Pins (bezeichnet als AN0-AN5) können auch als massebezogene Analogeingänge mit einem Eingabebereich von 0V-3.3V verwendet werden, und weitere sechs (bezeichnet als AN6-11) können als differentielle Analogeingänge verwendet werden.
Hinweis: Das Arty ist nicht kompatibel mit Shields, die 5V digitale oder analoge Signale ausgeben. Das Ansteuern von Pins am Arty Shield-Anschluss über 5V kann das FPGA beschädigen.
Die folgende Abbildung zeigt die Pins am Shield-Anschluss des Arty.

Tabelle 5. Shield-Verbindungstabelle und Funktionsbeschreibung.

Digitale E/A des Shields
Die direkt mit dem FPGA verbundenen Pins können als Allzweck-Eingänge oder -Ausgänge verwendet werden. Diese Pins umfassen die I2C-, SPI- und Allzweck-E/A-Pins. Zwischen dem FPGA und den digitalen E/A-Pins sind 200-Ohm-Serienwiderstände vorhanden, um Schutz vor unbeabsichtigten Kurzschlüssen zu bieten. Die absoluten maximalen und empfohlenen Betriebsspannungen für diese Pins sind in der folgenden Tabelle aufgeführt.

Tabelle 6. Absolute maximale und empfohlene Betriebsspannungen.
Für weitere Informationen zu den elektrischen Eigenschaften der mit dem FPGA verbundenen Pins, lesen Sie bitte dasArtix-7Datenblattf von Xilinx.

Analoge E/A des Shields
Die Pins A0-A11 und V_P/V_N werden als Analogeingänge für das XADC-Modul des FPGA verwendet. Das FPGA erwartet, dass die Eingänge einen Bereich von 0-1 V haben. An den Pins A0-A5 verwenden wir eine externe Schaltung, um die Eingangsspannung von 3.3V herunterzuskalieren. Diese Schaltung ist in Abbildung 11.2.1 dargestellt. Diese Schaltung ermöglicht es dem XADC-Modul, jede Spannung zwischen 0V und 3.3V (relativ zur Masse des Arty), die an einen dieser Pins angelegt wird, präzise zu messen. Wenn Sie die Pins A0-A5 als digitale Eingänge oder Ausgänge verwenden möchten, sind diese auch direkt mit dem FPGA vor der Widerstandsteilerschaltung verbunden (ebenfalls in Abbildung 11.2.1 dargestellt).

Die Pins A6-A11 sind über einen Anti-Aliasing-Filter direkt mit 3 Paaren analogfähiger Pins am FPGA verbunden. Diese Schaltung ist in Abbildung 11.2.2 dargestellt. Diese Pinpaare können als differentielle Analogeingänge mit einer Spannungsdifferenz zwischen 0-1V verwendet werden. Die geraden Nummern sind mit den positiven Pins des Paares verbunden und die ungeraden Nummern mit den negativen Pins (so bilden A6 und A7 ein Analogeingangspaar, wobei A6 positiv und A7 negativ ist). Beachten Sie, dass, obwohl die Lötpads für den Kondensator vorhanden sind, diese für diese Pins nicht bestückt sind. Da die analogfähigen Pins des FPGA auch wie normale digitale FPGA-Pins verwendet werden können, ist es auch möglich, diese Pins für digitale E/A zu nutzen.
Die Pins V_P und V_N sind mit den dedizierten Analogeingängen VP_0 und VN_0 des FPGA verbunden. Dieses Pinpaar kann auch als differentieller Analogeingang mit einer Spannung zwischen 0-1V verwendet werden, aber nicht als digitale E/A. Der Kondensator in der in Abbildung 11.2.2 gezeigten Schaltung für dieses Pinpaar ist auf dem Arty bestückt.

Der XADC-Kern im Artix-7 ist ein Zweikanal-12-Bit-Analog-Digital-Wandler, der mit 1 MSPS betrieben werden kann. Jeder Kanal kann von einem der mit den Shield-Pins verbundenen Analogeingänge angesteuert werden. Der XADC-Kern wird von einem Benutzerdesign über den Dynamic Reconfiguration Port (DRP) gesteuert und darauf zugegriffen. Der DRP bietet auch Zugriff auf Spannungsmonitore, die auf jeder der Stromschienen des FPGA vorhanden sind, sowie einen internen Temperatursensor des FPGA. Für weitere Informationen zur Verwendung des XADC-Kerns siehe das Xilinx-Dokument mit dem Titel „7 Series FPGAs and Zynq-7000 All Programmable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter“. Eine Demo, die den XADC-Kern verwendet, ist im Arty-Ressourcencenter verfügbar.

Referenzen

• AMD Technisches Informationsportal

Anleitung herunterladen

Hier können Sie die vollständige PDF-Version des Handbuchs herunterladen. Sie kann zusätzliche Sicherheitsanweisungen, Garantieinformationen, FCC-Regeln usw. enthalten.

Digilent Arty Handbuch herunterladen

Verfügbare Sprachen